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| 深圳市 福田区 上梅林 梅林路10号 申汇基大厦5楼 |
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互连建模 |
Simucad为被动元件和互连寄生参数提供最广泛的多线程基于物理的3D互连建模。每个产品在结构、射频元件、元件和全芯片级别的精确度和速度都得到了最佳化。 |
QUEST High Frequency
Parasitic Extractor计算出配合RF SPICE分析使用的任何多端口网络的3D的频变电厂参数、电阻、电容和电容损失。QUEST直接从GDSI版图中生成频变W- element传输线和螺旋感应标准SPICE模型。 |
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| CLEVER Physics-Based Parasitic Extractor运用单元的模板数据和相关的3D工艺信息来创建高精确的3D结构。CLEVER将3D电磁场解算器（Field Solvers）用于这个结构，从而生成以最精确的互边电容和寄生电阻back annotated的SPICE电路网表。 |
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STELLAR Cell Parasitic Extractor使用高效的专门的电磁场解算器(field solver)算法来解决大型寄生单元提取的难题。STELLAR用模板和技术数据生成back annotated SPICE电路网表。 |
EXACT Interconnect Parasitic Characterization 为纳米半导体工艺创建最精确的互连模型，并生成布局参数提取规则文件（LPE）供主要的全芯片提取工具之用。 |
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AccuCell Characterization and Modeling Tool
提供最精确、自动、快速和灵活的系统，来特情表征和验证标准的单元库，输入/输出，和定制单元。它可以最好地使用SmartSpice生成精确的时序模型和功率模型，供主要合成、仿真、优化和分析工具所需。
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AccuCell Transistor and Gate LevelFull-Chip STA with Automatic Block Characterization 提供混合多种设计风格之复杂设计的表态时序分析（STA）。它使设计师能够以SmartSpice的精度特性表征multi-million晶体管设计，以及进行一组或全芯片静态时序分析。 |
SILOS Verilog Simulator 是个遵循IEEE-1364-2001的易用仿真器，成千上万的顶尖IC设计师都在使用它。自1986看成为工业标准，它的强大互动式调试性能为FPGA、PLD、ASIC和定制数字设计等提供了当今最多产的设计环境。
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HyperFault Mixed-Lerel Fault Simulator遵循Verilog IEEE-1364-2001,是一个分析测试向量的能力从而探测故障的故障仿真器。以SDF时序支持混合级别的GATE、behavioral和switch。HyperFault之已经证明的算法使其能在分布式中央处理器（CPU）之上进行有效的多途径故障仿真器能够以极好的运行速度取得精确的结果。 |
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